Las jerarquias

1. Jerarquías de memorias Arquitectura de Computadoras II Fac. Cs. Exactas UNCPBA

5. Ejemplos de jerarquías de memoria D red disco RAM cache CPU disco RAM Cache L2 I CPU

7. Terminología básica (1) Acierto (hit) : un acceso a un bloque de memoria que se encuentra en el nivel superior Fallo (miss) : el bloque no se encuentra en ese nivel Frecuencia de aciertos : fracción de accesos a memoria encontrados en el nivel superior Frecuencia de fallos (1 - frecuencia de aciertos) : fracción de accesos a memoria no encontrados en el nivel superior

10. Direccionamiento CPU Dirección de memoria 1 0 0 1 0 1 1 1 0 0 1 1 0 0 1 0 1 0 1 1 0 0 1 0 1 0 0 1 1 0 Dirección de la estructura de bloque DEB Dirección de desplazamiento de bloque OFS Log 2 # blq # blqs

11. Rendimiento de la jerarquía T medio de accesos = T acierto + Frecuencia de fallos * Penalización de fallo

14. Primer nivel : Memoria CACHE Memorias muy rápidas Poca capacidad Se interponen entre el procesador y la memoria principal CPU Cache RAM Nivel de cache

17. Notas . . . En una cache asociativa por conjuntos, si hay n bloques por conjunto, la cache se llama asociativa por conjuntos de n vías (asociatividad n) Una cache de correspondencia directa podría decirse que es asociativa por conjuntos de una sola vía Una cache totalmente asociativa posee un solo conjunto con grado de asociatividad m (si posee m bloques en total)

19. Identificación de un bloque de cache Bloque de datos etiqueta (DEB) etiqueta de dirección en cada bloque que identifica la dirección de la estructura de bloque 0 1 1 0 1 0 1 1 Dirección de memoria DEB comparador Hit Bloque de cache

21. Más notas... La búsqueda de contenidos de las etiquetas debe hacerse (para los casos de asociatividades) en paralelo para lograr un buen rendimiento en velocidad de acceso a un dato de la cache. Para saber si una entrada de la cache tiene o no un bloque válido se agrega a la etiqueta un bit de validez que indica si su bloque correspondiente tiene datos válidos o no

22. Nuevo direccionamiento Dirección de memoria D E B 1 0 0 1 0 1 0 1 1 0 0 1 0 1 0 0 1 1 0 Dirección de desplazamiento de bloque OFS 1 0 0 1 0 1 1 1 0 0 1 1 0 0 1 0 1 0 1 1 0 0 1 0 1 0 0 1 1 0 Etiqueta Indice

24. Ejemplo (parte 1) Caché de 512 bytes dividida en bloques de 16 bytes (32 bloques) La caché está, a su vez, agrupada en 8 conjuntos de 4 bloques cada uno (4 vías). El nivel inferior es una RAM de 16 Kbytes. Entonces tiene 1024 bloques de 16 bytes cada uno 0 1 2 3 4 5 6 7 0 1 . . . . . . . . . . . . . . . . . . . . . . . . 1023

25. Ejemplo (parte 2) Si la dirección que necesita la CPU es 9000 entonces: bloque = 9000 DIV 16 = 562 desplaz = 9000 MOD 16 = 8 En la caché irá en el conjunto: conjunto = 562 MOD 8 = 2 y el valor de la etiqueta será: etiqueta = 562 DIV 8 = 70 70 2 8 etiqueta indice desplazamiento

27. Uso de los campos de la DEB Cache 1 Cache 2 Cache 3 D e c o d i f i c a d o r desplazamiento etiqueta indice datos

28. Diagrama de bloques del subsistema de cache CPU Memoria de etiquetas memoria de datos bloque presencia Memoria Dir DEB # blq dato offset pres

29. Sustitución de bloques Ante un fallo de cache es necesario traer un bloque nuevo y ubicarlo en algún lugar del nivel superior Si existe algún bloque de cache con datos no válidos, el reemplazo se hace en ese lugar Debido a la alta frecuencia de aciertos de la cache es necesario tomar estrategias de reemplazo

32. Mecanismo aleatorio contador clk + Indice a usar Fallo de cache Blq anterior Nuevo blq de reemplazo semilla X(i+1) = [m.X(i) + k] mod n

33. Mecanismo pseudo aleatorio Semilla cíclica + Indice a usar Fallo de cache Blq anterior Nuevo blq de reemplazo Para ahorrar la demora del sumador se calcula el bloque para el siguiente fallo y se usa el anterior para atender el fallo actual

40. Rendimiento de la cache T CPU = (ciclos ejecución-CPU + ciclos detención-memoria ) * T ciclo de reloj ciclos detención-memoria = accesos memoria * PF * FF programa Con : Factorizando el recuento de instrucciones: T CPU = IC * (CPI ejecución + accesos-memoria * FF * PF) * T ciclo instrucción

42. Mas notas... Los fallos forzosos son independientes de la cache Los de capacidad disminuyen cuando la capacidad aumenta Los fallos de conflicto dependen de la asociatividad de la memoria: si es totalmente asociativa no existen conflictos, en la de mapeo directo los conflictos aumentan hasta su máximo posible Incrementar la capacidad de la cache reduce los fallos de conflicto así como los de capacidad, ya que una cache mayor dispersa las referencias.

44. Caches de Data/Inst o unificadas Tamaño (Kb) Instrucciones (%) Datos (%) Unificada (%) 0,25 22,2 26,8 28,6 0,50 17,9 20,9 23,9 1 14,3 16,0 19,0 2 11,6 11,8 14,9 4 8,6 8,7 11,2 8 5,8 6,8 8,3 16 3,6 5,3 5,9 32 2,2 4,0 4,3 64 1,4 2,8 2,9 128 1,0 2,1 1,9 256 0,9 1,9 1,6

45. Segundo nivel de la jerarquía Memoria virtual

50. Aspectos físicos de las RAM

51. Cronograma de acceso a una DRAM Secuencia de Acceso 1 - direccion de fila 2 - activación de RAS# 3 - retardo RAS/CAS 4 - dirección de columna 5 - activación CAS# 6 - lectura o escritura (R/W#)

52. Organizaciones de las memorias DRAM

55. Modo Página • Permiten acceder más rápidamente posiciones de memoria contenidas en la misma fila. • Normalmente se desactivan RAS# y CAS# al final. • El acceso al primer elemento es normal. • A continuación se mantiene RAS# activa y se direcciona sólo la columna mediante CAS# • Necesitan hardware especial.

57. Diagrama de señales en modo Pagina

58. Diagrama de señales en modo EDO

60. Modo Columna Estática • Idénticas en funcionamiento a las modo de página • No hace falta suministrar la señal CAS# • Interpreta los cambios del bus como una nueva columna

61. Modo Síncrono (SDRAM) • Todas las memorias anteriores son asíncronas • CAS# y RAS# se activan con independencia del reloj de la CPU. • En estas memorias, RAS# y CAS# solamente se suministran en sincronía con el reloj del sistema . • Simplifica el diseño del subsistema de memoria • Los sistemas actuales son todos síncronos

62. Modo DDR (Double Data Rate) • Son memorias síncronas • Permiten un acceso en flanco de subida y otro en flanco de bajada de la señal del reloj • La velocidad de transferencia es el doble de una SDRAM • Funcionan internamente con 16 bits aunque tienen bus de datos de 8 bits

63. Memorias comerciales • FPMDRAM (Fast Page Mode DRAM) : DRAM que permite acceso en modo página. • EDO DRAM (Extended Data Output DRAM ) :Se empieza a leer el siguiente bloque de memoria sin haber finalizado el anterior.(40-66 MHz) • BEDO DRAM (Burst EDO DRAM ) : Puede procesar hasta 4 posiciones de memoria en una ráfaga, pero sólo de forma puntual.(66-75 MHz) • SDRAM (Synchronous DRAM) : Se sincroniza con el bus del sistema para leer/escribir varias posiciones de memoria en una ráfaga, de manera continua. (100 MHz) • DDR SDRAM (Double Data Rate SDRAM) : Transfiere dos datos por ciclo de reloj. Dobla las prestaciones de la SDRAM. Buses AGP. • DR DRAM (Direct Rambus DRAM) : Tecnología distinta de SDRAM. Bus especial de alta velocidad (1.6 Gb/sg). • SL DRAM (Synchronous Link DRAM) : Evolución de las SDRAM. Teóricamente, hasta 3.2Gb/sg. • RAM de tarjetas de vídeo : (RDRAM, VRAM, WRAM, SGRAM, MDRAM): Múltiples puertos de acceso, puertos de lectura y escritura diferenciados y simultáneos,… • RAM alimentada por baterías : Solución intermedia entre RAM y ROM. RAM “normal” alimentada por una pila botón de forma continua. Ej: BIOS PCs.

68. Identificación de un bloque la memoria virtual implementa una estructura de datos indexada por el numero de pagina o segmento La estructura de datos tiene la forma de una tabla de paginas , donde sus entradas se seleccionan mediante una dirección virtual y cada una de las entradas posee datos diversos entre los que se cuentan: dirección física, limite (para segmentación solamente), atributos propios de la pagina/segmento, protecciones, etc. Nº de pág. Virtual desp de página Tabla de páginas Memoria principal

71. Rendimiento del sistema global T CPU = IC * (CPI ejecución + accesos-memoria * FF * PF) * T ciclo instrucción Hasta ahora: Al incorporar el comportamiento de la memoria virtual queda: Penalización de fallos de cache = (1) = FF TLB * tiempo_acceso_RAM * Longitud_entrada_tabla_páginas + (2) + FA RAM * tiempo_acceso_RAM + (3) + (1 - FA RAM ) * Tiempo_acceso_disco * Tamaño_página con: FF TLB : Frecuencia de fallos de la TLB. tiempo_acceso_RAM : Tiempo de acceso a una palabra de la RAM. FA RAM : Frecuencia de aciertos a la RAM